本發(fā)明提出的基帶信號成型濾波方法,旨在提供一種既能完成基帶信號成型濾波又能降低FPGA邏輯資源的方法.本發(fā)明通過下述技術(shù)方案予以實現(xiàn):在FPGA中,根據(jù)基帶信號成型濾波時對數(shù)據(jù)流上采樣并內(nèi)插0的特點,將輸入到FIR濾波器的原始數(shù)據(jù)bit流,按插值為0的上采樣率M進(jìn)行內(nèi)插形成內(nèi)插0的數(shù)據(jù)序列x(n),再將輸入FIR濾波器濾波的數(shù)據(jù)序列x(n)～x(0),按照M分段作為狀態(tài)機(jī)參數(shù);根據(jù)非零數(shù)據(jù)以及對應(yīng)的FIR濾波器系數(shù)計算狀態(tài)機(jī)覆蓋的M個數(shù)據(jù)的卷積和;x(i)為非零數(shù)據(jù),h(i)為非零數(shù)據(jù)對應(yīng)的FIR濾波器系數(shù),x(i)與h(i)相乘作為狀態(tài)機(jī)覆蓋區(qū)域數(shù)據(jù)卷積和;將所有狀態(tài)機(jī)卷積和計算結(jié)果通過加法樹完成求和即可完成x(n)的FIR濾波.