因為Verilog是一種硬件描述語言，所以在寫Verilog語言時，首先要有所要寫的module在硬件上如何實現的概念，而不是去想編譯器如何去解釋這個module. 比如在決定是否使用reg定義時，要問問自己物理上是不是真正存在這個register, 如果是，它的clock是什么? D端是什么？Q端是什么？有沒有清零和置位？同步還是異步？再比如上面討論的三態(tài)輸出問題，首先想到的應該是在register的輸出后面加一個三態(tài)門，而不是如何才能讓編譯器知道要“賦值”給一個信號為三態(tài)。