原標題：鎖存器芯片74LS373的中文資料：引腳圖及功能、邏輯電路真值表、工作原理及應用電路圖

74LS373是一種8位鎖存器，它包含8個透明的D型鎖存器，每個鎖存器都帶有輸出極[1]。具體引腳功能如下：

• 18：D0D7，數(shù)據輸入端口，用于輸入需要暫存的8位數(shù)據[1][2]。

• 9：主復位端口MR（在某些資料中可能未提及此端口）[2]。

• 10：時鐘端口CP，當CP有正跳變時，鎖存器接收D輸入的信息，并通過Q輸出進行驅動控制[2]。

• 11：輸出允許端口OE（或Latch Enable，Output Enable），OE為低電平時，輸出使能，數(shù)據將從Q0~Q7輸出；OE為高電平時，輸出禁止，數(shù)據輸出端口處于高阻態(tài)[1][2][3]。

• 1219：Q0Q7，數(shù)據輸出端口[1][2]。

• 20：負電源VCC[2]。

• 21：地GND[1][2]。

另外，還有G引腳（數(shù)據鎖存控制端），當G為“1”時，鎖存器輸出狀態(tài)同輸入狀態(tài)；當G由“1”變“0”時，數(shù)據打入鎖存器中[3]。

邏輯電路真值表：

真值表描述了輸入與輸出之間的關系。其中，“X”表示邏輯電平不確定。當Latch Enable和Output Enable為高電平時，輸出可能不會改變或處于高阻態(tài)。當Latch Enable有正跳變且Output Enable為低電平時，輸出將反映輸入數(shù)據[1][2][3]。

工作原理：

74LS373的工作可以分為兩個部分：數(shù)據輸入和控制信號處理。當Latch Enable輸入信號為高電平時，鎖存器開始工作，將輸入的數(shù)據存儲到相應的鎖存器中。當Output Enable輸入信號為低電平時，鎖存器中存儲的數(shù)據可以輸出到Q0~Q7引腳。同時，若OE輸入為低電平，則輸出無效[1][2][3]。

應用電路圖：

74LS373廣泛應用于數(shù)字邏輯電路中，如并行總線控制、存儲器擴展和數(shù)據緩沖等[2]。具體的應用電路圖包括搶答器電路、單片機接口電路和信號發(fā)生器電路等[4]。這些電路圖展示了如何使用74LS373來實現(xiàn)特定的功能，如數(shù)據輸入、輸出和存儲等[4]。

請注意，以上信息基于當前可用的搜索結果，并可能因不同的應用和需求而有所變化。在實際應用中，建議參考具體的電路設計和應用手冊。