過渡到更小的節(jié)點(diǎn)是模擬設(shè)計(jì)的主要絆腳石。

　　具有異構(gòu)電壓域的片上系統(tǒng) (SoC) 設(shè)計(jì)正越來越多地從定制模擬 IP 轉(zhuǎn)向自動(dòng)化實(shí)現(xiàn)，因此設(shè)計(jì)工程師不必?fù)?dān)心手動(dòng)模擬定制導(dǎo)致的進(jìn)度延誤。它還為芯片設(shè)計(jì)人員節(jié)省了幾個(gè)月的設(shè)計(jì)過程，同時(shí)使模擬電路不易受到片上環(huán)境的影響。

　　請(qǐng)務(wù)必注意，自動(dòng)生成的模擬 IP 并不等同于現(xiàn)成的模擬 IP。相反，模擬IP發(fā)生器將先前生成的定制設(shè)計(jì)模塊引入設(shè)計(jì)流程，并使用專用工具在數(shù)小時(shí)內(nèi)定制合適的IP。反過來，這又節(jié)省了大量的集成時(shí)間和精力。

　　其中之一 半導(dǎo)體工程師面臨的主要挑戰(zhàn) 然而，在分析他們的解決方案時(shí)，圍繞著模擬設(shè)計(jì)從一個(gè)芯片制造工藝節(jié)點(diǎn)轉(zhuǎn)移到另一個(gè)芯片制造工藝節(jié)點(diǎn)時(shí)可以縮小多少。換句話說，某些模擬構(gòu)建模塊不能充分?jǐn)U展到較小的IC制造節(jié)點(diǎn)。此外，雖然數(shù)字邏輯在現(xiàn)代SoC中越來越便宜，但并非所有模擬功能都可以經(jīng)濟(jì)地集成。

　　“一旦你開始選擇不同的工藝，速度、功耗和成本也成為關(guān)鍵的設(shè)計(jì)考慮因素，”Synopsys物聯(lián)網(wǎng)戰(zhàn)略營銷經(jīng)理Ron Lowman說。雖然一些模擬設(shè)計(jì)可以利用基于CMOS的標(biāo)準(zhǔn)設(shè)計(jì)，但較小的物聯(lián)網(wǎng)設(shè)計(jì)確實(shí)需要特殊的工藝技術(shù)，這成為設(shè)計(jì)模擬IP的關(guān)鍵因素。

　　圖 1：SoC 設(shè)計(jì)的模擬/混合信號(hào) IP(左下角)必須符合晶圓廠工藝節(jié)點(diǎn)的要求。(來源：新思科技)

　　在這個(gè)十字路口，IP供應(yīng)商與半導(dǎo)體晶圓廠的密切關(guān)系非常重要。以Analog Bits為例，它提供了高性能模擬的基本構(gòu)建模塊，最近被芯片設(shè)計(jì)服務(wù)提供商SEMIFIVE收購。模擬位加入 英特爾代工服務(wù) (IFS) 以及 2022 年初的 IP 聯(lián)盟計(jì)劃，以支持英特爾在時(shí)鐘、傳感器和 I/O 方面的 16 納米工藝。

　　Analog Bits還宣布為格芯(GF)的12納米12LP工藝節(jié)點(diǎn)提供其IP產(chǎn)品組合，并公布了模擬和混合信號(hào)IP的計(jì)劃，以滿足 臺(tái)積電的 4 納米和 3 納米工藝節(jié)點(diǎn).

　　模擬 IP 的未來挑戰(zhàn)

　　雖然從高度手動(dòng)的模擬設(shè)計(jì)流程過渡到自動(dòng)生成模擬IP模塊的代碼可以節(jié)省大量時(shí)間和集成工作，但這并非沒有挑戰(zhàn)，尤其是當(dāng)芯片代工廠不斷轉(zhuǎn)向更小的制造工藝時(shí)。

　　半導(dǎo)體晶圓廠每六個(gè)月推出一次新的工藝技術(shù)，這些技術(shù)不僅僅是前一個(gè)節(jié)點(diǎn)的縮小版本;它們?cè)絹碓綇?fù)雜，并且在結(jié)構(gòu)上與前一個(gè)節(jié)點(diǎn)不同。這種動(dòng)態(tài)的一個(gè)例子是臺(tái)積電的新型N3 FINFLEX技術(shù)，該技術(shù)在鑄造廠的 2022 研討會(huì).

　　在相當(dāng)長的一段時(shí)間內(nèi)，向較小節(jié)點(diǎn)的過渡一直被視為模擬設(shè)計(jì)領(lǐng)域的主要絆腳石。這使得IP供應(yīng)商最近宣布支持4納米和3納米工藝幾何形狀成為一個(gè)值得注意的前提。然而，當(dāng)涉及到主要為數(shù)字設(shè)計(jì)的較小節(jié)點(diǎn)時(shí)，模擬工程師將不得不以不同的方式做事。

　　從 鰭式場(chǎng)效應(yīng)晶體管到全方位柵極 先進(jìn)節(jié)點(diǎn)中的(GAA)制造工藝技術(shù)也將帶來獨(dú)特的工程挑戰(zhàn)，如電容補(bǔ)償。因此，這些先進(jìn)節(jié)點(diǎn)的模擬集成將需要更高水平的混合信號(hào)電路創(chuàng)新。

　　此外，4 nm和3 nm節(jié)點(diǎn)上的模擬和混合信號(hào)設(shè)計(jì)將需要新一代的工具鏈來補(bǔ)充傳統(tǒng)的SPICE模擬器。

　　“模擬仿真器需要不斷增強(qiáng)其模型解析器，以支持最新和最好的過程節(jié)點(diǎn)，”西門子EDA部門AMS部門產(chǎn)品，營銷和業(yè)務(wù)開發(fā)主管Sathish Balasubramanian說?！斑@一點(diǎn)至關(guān)重要，因?yàn)槟M模擬器用于表征標(biāo)準(zhǔn)單元庫，這些庫將成為新芯片的基礎(chǔ)數(shù)字構(gòu)建模塊。

　　圖 2：較小節(jié)點(diǎn)上的模擬/混合信號(hào) IP 需要新一代設(shè)計(jì)工具鏈。(出處：西門子EDA)

　　此外 EDA 工具鏈，模擬和混合信號(hào)IP供應(yīng)商提供的工具包對(duì)于快速跟蹤，簡化和重新風(fēng)險(xiǎn)設(shè)計(jì)過程也至關(guān)重要。這意味著IC開發(fā)人員不必弄清楚如何將這些IP構(gòu)建模塊集成到其SoC設(shè)計(jì)中。

　　本文最初發(fā)表于 電子電氣時(shí)報(bào).

　　馬吉德·艾哈邁德，EDN和Planet Analog的主編，已經(jīng)報(bào)道了二十多年的電子設(shè)計(jì)行業(yè)。