原標(biāo)題：基于可編程邏輯器件實(shí)現(xiàn)航姿計(jì)算機(jī)的設(shè)計(jì)

基于可編程邏輯器件（如FPGA）實(shí)現(xiàn)航姿計(jì)算機(jī)的設(shè)計(jì)，旨在滿(mǎn)足捷聯(lián)慣導(dǎo)系統(tǒng)中對(duì)高速、實(shí)時(shí)數(shù)據(jù)采集和航姿解算的需求。以下是對(duì)這一設(shè)計(jì)過(guò)程的詳細(xì)闡述：

一、設(shè)計(jì)背景與需求

航姿計(jì)算機(jī)在捷聯(lián)慣導(dǎo)系統(tǒng)中扮演著重要角色，它需要實(shí)時(shí)采集多種傳感器的測(cè)量數(shù)據(jù)（如大氣傳感器、IMU、磁羅盤(pán)等），并進(jìn)行高精度的航姿解算。傳統(tǒng)的DSP芯片在處理多接口、高頻率數(shù)據(jù)傳輸時(shí)，可能面臨實(shí)時(shí)性難以保證的問(wèn)題。而FPGA具有豐富的硬件資源，能夠?qū)崿F(xiàn)多模塊并行工作，且工作頻率高，因此成為實(shí)現(xiàn)航姿計(jì)算機(jī)的理想選擇。

二、系統(tǒng)總體設(shè)計(jì)

1. 硬件結(jié)構(gòu)

• 核心處理器：采用FPGA作為主控制器，負(fù)責(zé)系統(tǒng)的時(shí)序控制、邏輯控制以及多種通訊接口的實(shí)現(xiàn)。

• DSP處理器：作為從處理器，專(zhuān)門(mén)用于航姿解算，提高計(jì)算精度和效率。

• 傳感器接口：包括ARINC429、RS422、SPI等多種接口，用于與傳感器通信，采集測(cè)量數(shù)據(jù)。

• 輸出接口：將航姿信息和系統(tǒng)狀態(tài)發(fā)送至飛參記錄儀、顯示儀表等設(shè)備。

2. FPGA芯片選擇

• 根據(jù)系統(tǒng)需求，選擇合適的FPGA芯片，如ACTEL公司的APA300芯片。

• 使用VHDL或Verilog等硬件描述語(yǔ)言在開(kāi)發(fā)環(huán)境中（如LibroIDE）對(duì)FPGA進(jìn)行編程和配置。

三、關(guān)鍵接口設(shè)計(jì)

1. RS422通訊接口

• 功能：用于與IMU、大氣傳感器、磁羅盤(pán)等外部設(shè)備通信。

• 實(shí)現(xiàn)：設(shè)計(jì)四個(gè)并行的RS422接口模塊，每個(gè)模塊通過(guò)FPGA控制MAX3140芯片實(shí)現(xiàn)。采用通用的實(shí)體設(shè)計(jì)，通過(guò)控制和監(jiān)測(cè)UART的五個(gè)管腳（SCLK、CS、DIN、IRQ、DOUT），完成信號(hào)的接收和發(fā)送。

2. ARINC429通訊接口

• 功能：用于接收主慣導(dǎo)的測(cè)量數(shù)據(jù)，并將飛行參數(shù)發(fā)送給記錄儀。

• 實(shí)現(xiàn)：采用控制接口芯片的方式實(shí)現(xiàn)，如使用美國(guó)HARRIS公司的HI-3584和HI-8585芯片組合。在FPGA中設(shè)計(jì)并行進(jìn)程，控制和監(jiān)測(cè)芯片的復(fù)位信號(hào)、發(fā)送接收時(shí)鐘信號(hào)、讀寫(xiě)控制信號(hào)和數(shù)據(jù)信號(hào)，完成信號(hào)的接收和發(fā)送。

3. SPI接口

• 功能：用于與AD采樣芯片通信，采集模擬量。

• 實(shí)現(xiàn)：選擇TI公司的TLV2548芯片作為AD采樣芯片，通過(guò)SPI方式與FPGA通信。在FPGA中設(shè)計(jì)并行進(jìn)程，控制和監(jiān)測(cè)中斷信號(hào)、接收時(shí)鐘信號(hào)、片選信號(hào)、數(shù)據(jù)輸入信號(hào)和數(shù)據(jù)輸出信號(hào)，完成8路模擬量的采集。

4. 與DSP的并行接口

• 功能：用于FPGA和DSP之間的數(shù)據(jù)通信。

• 實(shí)現(xiàn)：通過(guò)16位并行接口完成數(shù)據(jù)通信。FPGA根據(jù)DSP的時(shí)序進(jìn)行復(fù)位和數(shù)據(jù)讀寫(xiě)操作，使用FPGA中的變量臨時(shí)存儲(chǔ)數(shù)據(jù)，提高實(shí)時(shí)性和可靠性。

四、系統(tǒng)時(shí)序與邏輯控制

1. 高速實(shí)時(shí)性

• 采用總體并行設(shè)計(jì)，各個(gè)通訊模塊幾乎完全獨(dú)立地工作，互不占用資源，滿(mǎn)足高效性和實(shí)時(shí)性的要求。

2. 總體時(shí)序有序

• 系統(tǒng)的整體時(shí)序和邏輯由FPGA中的頂層實(shí)體控制實(shí)現(xiàn)。上電后，F(xiàn)PGA控制系統(tǒng)完成各部件的上電自檢后，各接口開(kāi)始并行工作，按照自己的工作時(shí)序接收、發(fā)送數(shù)據(jù)。

3. 數(shù)據(jù)準(zhǔn)確性

• 考慮到FPGA中邏輯門(mén)的時(shí)間延遲，需要嚴(yán)格設(shè)計(jì)時(shí)序，避免野值數(shù)據(jù)的產(chǎn)生，確保數(shù)據(jù)的準(zhǔn)確性。

五、設(shè)計(jì)驗(yàn)證與優(yōu)化

1. 仿真試驗(yàn)

• 通過(guò)模擬數(shù)據(jù)仿真試驗(yàn)，驗(yàn)證系統(tǒng)的功能正確性和性能穩(wěn)定性。

2. 跑車(chē)試驗(yàn)

• 在實(shí)際環(huán)境中進(jìn)行跑車(chē)試驗(yàn)，進(jìn)一步驗(yàn)證系統(tǒng)的可靠性和實(shí)時(shí)性。

3. 優(yōu)化與改進(jìn)

• 根據(jù)試驗(yàn)結(jié)果，對(duì)系統(tǒng)進(jìn)行優(yōu)化和改進(jìn)，提高系統(tǒng)的性能和可靠性。

綜上所述，基于可編程邏輯器件實(shí)現(xiàn)航姿計(jì)算機(jī)的設(shè)計(jì)，通過(guò)合理選擇FPGA芯片、設(shè)計(jì)關(guān)鍵接口、控制系統(tǒng)時(shí)序與邏輯，以及進(jìn)行仿真和跑車(chē)試驗(yàn)驗(yàn)證，能夠滿(mǎn)足捷聯(lián)慣導(dǎo)系統(tǒng)對(duì)高速、實(shí)時(shí)數(shù)據(jù)采集和航姿解算的需求。